并行加法器

加法器是用来使两个数字相加的组合电路二进制数．所选加法器的性质取决于需要加的二进制数的特性。例如，如果需要添加两个单位二进制数字，那么可以使用一半加法器而如果有一个额外的进位需要与他们一起添加，那么可以诉诸于使用完整的加法器．但是，如果我们想要添加一个二进制数，其中有多个位。在这种情况下，就需要使用并行加法器．

并行加法器的结构

并行加法器只不过是几个全加法器的级联。使用的全加法器的数量取决于需要加的二进制位数的位数。
这种由n个全加法器(FA)级联组成的n位加法器₁在足总_n)，如图1所示，用于两个n位二进制数相加．

在这里，要加的数字的每一位都在每个完整加法器的输入管脚处提供。也就是A的前位₁和B₁作为全加法器(FA₁)，第二个位A₂和B₂到全加法器2 (FA₂)和最后一点A_n和B_n的n次方^th全加器足总_n．然后，将电路中每个全加法器的进位引脚连接到其后续的进位引脚完整的加法器(除了最后一个完整加法器的情况)。例如FA的引脚₁（公司₁)连接到FA的引脚₂(Ci₂)， FA的引脚₂（公司₂)连接到FA的引脚_3.(Ci_3.)等等。

并行加法器的工作

在图1所示的电路中，首先是FA₁添加一个₁与B₁生成年代₁(和输出的第一个比特)和Co₁．接下来,足总₂使用这个公司₁作为进位位，并将其与输入位A相加₂和B₂生成和输出S的第二位₂和有限公司₂．接下来,这个公司₂被FA视为输入_3.它和位A相加_3.和B_3.．这个过程一直持续到序列的第n个完整加法器，将进位(n-1)相加。^th完整的加法器(有限公司_{n - 1})与输入A_n和B_n．当这个发生时，我们会得到输出位S_n和有限公司_n它们分别是求和输出的最后一位和期望的进位。

并行加法器的缺点

从讨论中我们可以说，在n位的情况下并行加法器，每个加法器必须等待前一个加法器生成进位项，才能完成加运算。这可以看作是进位项沿链以波纹的方式传播。因此，这种加法器甚至被称为纹波进位加法器。
此外，与进位传输相关的延迟称为进位传播延迟，并且随着进位传输长度的增加而变差二进制数需要添加的。例如，如果每个完整的加法器是否认为有一个10ns的延迟，那么总延迟需要产生一个4位的输出并行加法器4 × 10 = 40ns。