平行加法器或减法器

我们已经看到了使用级联组合构建的并行加法器电路完整的加法器在文章中并行加法器。同样在文章中并行减法器我们已经看到了两种不同的方式，其中可以设计N位并行减法器。然而，总是从优化的点，我们更喜欢使用单个电路来完成多种操作。这意味着在我们的情况下，我们必须思考是否可以使用单个数字电路执行N位添加以及N位减法。a平行加法器或减法器电路。
答案是肯定的。这是因为，减法过程二进制数字只不过是他们的2个补充补充。

因此，在以某种方式操纵时，并行加法器的设计以便提供2的补充必要时的数字可以用作并行加法器 - 暨减法器。一种使用该设计的设计XOR门如图1所示。

这里M-LINE用作控制线I.。根据在M提供的值，电路的表现为加法器或作为减法器。以下原因可以解释。假设，如果M-LINE被驱动为低电平，则每个XOR门的输入之一是逻辑0。这意味着在这种情况下，XOR输出将是数字的未置换二进制位数。另外，如果m = 0，则携带引脚（CI₁）第一个完整的加法器（FA₁）也是0.由于这些条件，所示的电路将表现为N位加法器添加数字和。
同样让我们现在分析M = 1的情况，其中M个控制线被拉高。在这种情况下，每个输入的输入XOR门将是逻辑1.这意味着我们得到了比特的补充作为每个XOR门的输出。

这表明了二进制数在作为电路中的每个完整加法器的输入之前被补充。此外，对于同样的情况，即使是ci₁第一个完整的加法器FA₁会逻辑上很高。结果，图1中所示的完整加法器的级联布置有效地执行了二进制数的钻头二元减法从中减去了。

并行加法器或减法器的缺点

作为建筑平行加法器或减法器与a非常相似并行加法器（以及并行减法器的那个），即使这种设计也容易产生纹波传播延迟的效果。尽管如此，这些电路在计算机领域中发现了它们作为算术和逻辑（ALU）单元的一部分的应用，帮助众多计算。